3nm以后的晶体管选择

现代微处理器是世界上最复杂的系统之一,但核心是一个非常简单的系统,我们认为这是一个非常漂亮的设备 - 晶体管。 
今天微处理器中有数十亿个晶体管,它们几乎完全相同。 
因此,提高这些晶体管的性能和密度是继续制造高性能微处理器的最简单方法,它们支持的计算器工作效果更好。  
即使现在几乎是结束了,但这是摩尔定律背后的前提。 
如前所述,为微处理器制造更小,更好的晶体管变得越来越困难和便宜。 
现在只有英特尔,三星和台积电可以继续迁移到更小的节点。 
他们目前正在制造相当于所谓的7-nm节点的集成电路。 
但是,标记摩尔定律早期残余的名称不再具有明确的物理意义,但它反映了集成电路的特性和器件小型化的程度。  
 7纳米是目前最前沿的技术。 
但是三星和台积电在4月宣布他们开始转向下一个节点--5纳米。 
三星有一些额外的消息:他们认为这个行业近十年来一直在使用的那种晶体管已经结束了。 
他们正在开发一种新设计的晶体管,用于下一个节点,即3 nm,在2020年左右推出。  
这种晶体管设计有多种名称:全门,多桥通道和nanobeam。 
但在研究领域,我们一直称它为纳米片。 
这个名字不是很重要。 
重要的是,这种设计不仅仅是用于逻辑芯片的下一代晶体管,但它也可能是最后一代。  
虽然形状和材料已发生变化,但使用的晶体管类型在MOSFET或MOSFET微处理器中,自1959年发明以来,它们具有相同的基本结构:栅极叠层栅极叠层,沟道区沟道区,
源电极和漏电极。 
在这些器件的原始形式中,源极,漏极和沟道基本上是掺杂有其他元素原子的硅区域,从而产生具有大量移动负电荷n型或具有大量移动正电极的区域充电p型
区域。 
对于构成当今计算机芯片的CMOS技术,您需要这两种类型的晶体管。  
 MOSFET的栅极堆叠位于沟道区域的正上方。 
今天,栅极堆叠由金属制成,用于栅极电极,位于介电材料层的顶部。 
这种组合设计用于将电场投射到晶体管的沟道区域,同时防止电荷泄漏。  
在栅极相对于源极施加足够大的电压会产生一层移动电荷载流子在电介质和硅之间的界面附近。 
一旦图层完全桥接br 
从浊源的源极到漏极,电流可以流动。 
栅极电压降至接近零,挤压导电通路关闭。  
当然,为了使电流通过通道从源流到漏极,你首先需要一个电压。 
随着晶体管结构变得越来越小,这种电压的影响最终导致晶体管历史上最大的变化。  
这是因为源极 - 漏极电压可以创建自己的电极之间的导电区域。 
当每个新一代晶体管产生的沟道区变得越来越短时,漏极电压的影响变得越来越大,并且充电时电荷泄漏。 
这种疾病在门附近的地区逃避。 
结果是晶体管永远不会完全关闭,浪费电力并产生热量。  
为了防止不必要的电荷流动,必须使沟道区域更薄,限制电荷通过的路径。 
就门而言,必须在更多侧面包围通道。 
因此,今天的晶体管FinFET诞生了。 
这是一种设计,其中沟道区域在其侧面基本上向上倾斜,以便在源极和漏极之间形成薄的鳍片,从而为电流提供更宽的路径。 
然后栅极和电介质覆盖在Fin上,三面而不是一面围绕它。  
自1959年推出以来,场效应晶体管已内置于硅片中平面。 
但是为了更好地控制漏电流,这促进了FinFET的诞生,现在我们即将进入堆叠片的时代。  
毫无疑问FinFET取得了巨大成功。 
虽然它是十多年前发明的,但2011年首次在英特尔22nm节点上实现了FinFET。后来,三星和台积电也推出了相应的流程。 
从那以后,它一直是摩尔定律缩放最后阶段最先进的硅逻辑的主力军,但所有好事都将结束。  
对于3- nm节点,FinFET不能完成任务。 
十多年前我们看到了这种情况,其他所有人都看到了这种情况。  
虽然非常好,但FinFET有问题。  
首先,它引入了一个设计限制,这在旧平面晶体管上并不是最初的问题。 
要理解这一点,您必须明白晶体管速度,功耗,制造复杂性和成本之间始终存在折衷。 
这种权衡与通道的宽度有很大关系,我们在设备设计圈中称之为We eff。 
宽度越宽意味着您可以更快地驱动更多电流和开关晶体管。 
但它还需要更复杂和更昂贵的制造工艺。  
在扁平设备中,您可以通过调整通道的几何形状来进行权衡。 
但是Fin并没有提供那么大的灵活性。 
连接晶体管以形成电路的金属互连构建在晶体管自身上方的层中。 
因此,在不干扰互连层的情况下,晶体管鳍片的高度实际上并没有很大变化 - 这相当于平面设计中的宽度。 
如今
芯片设计人员通过制造具有多个鳍片的单个晶体管来解决这个问题。\\ n \\ n  \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n \\ n硅体。 
当晶体管关闭时,这允许一些漏电流流过。 
许多研究人员得出结论,为了实现对通道区域的最终控制,门需要完全封闭。  
自1990年以来,研究人员一直试图将这一想法归结为合乎逻辑的结论。 
也就是说,在那一年,研究人员报告了第一个具有完全环绕通道区域的栅极硅器件。 
从那时起,几代研究人员开始研究所谓的全门式设备。 
到2003年,研究人员寻求最大限度地减少泄漏,将沟道区域变成一条狭窄的纳米线,桥接源极和漏极,并被周围的门包围。  
那么为什么不使用门 - 全能纳米线制造最新的晶体管? 
答案实际上是相同的:它也与通道宽度有关。 
因为细线提供很少的电子逃逸机会,晶体管关闭时晶体管保持关闭状态。 
但是当晶体管导通时,它也几乎没有电子流动的空间,限制电流并减慢开关速度。
通过将纳米线堆叠在一起,您可以获得更多的Weff以获得更多电流。 
三星工程师在2004年推出了这个版本的配置,称为多桥通道多桥通道FET。 
但它有一些局限性。 
例如,与FinFET的鳍片一样,叠层不应太高或干扰互连层。 
另一方面,每个额外的纳米线增加了器件的电容,这降低了晶体管的开关速度。 
最后,由于制作非常窄的纳米线的复杂性,它们在边缘处经常变得粗糙,这会干扰电荷载体的速度。  
 2006年,恩斯特,在法国CEA-Leti与我们合作的工程师表现出了更好的主意。 
他们使用一堆薄硅晶片代替使用一堆纳米线来桥接源极和漏极。 
我们的想法是在更小的晶体管中增加通道的宽度,同时保持对漏电流的严格控制,以提供更好的性能和更低的功耗。  
在另一个的指导下我们,Khare,IBM Research在2017年进一步采用了这一概念,表明由堆叠纳米片和纳米片制成的晶体管实际上比占据相同芯片面积的FinFET提供更多的Weff。  
但纳米片设计提供额外的好处:它恢复了向FinFET过渡中失去的灵活性。 
因为我们可以加宽Sheet以增加电流或缩小以限制功耗。 
 IBM Research生产了三种尺寸范围从8mm到50nm的堆栈。  
如何制作纳米片?  
制造纳米片需要牺牲层,选择性化学蚀刻剂和先进的原子级精密沉积技术。  
你是如何制造纳米片晶体管的? 
考虑到大多数半导体制造工艺直接从硅的顶部切割或直接从暴露的表面切割。 
纳米片只需要去除其他材料层之间的材料,并用金属和电介质填充间隙。  
主要技术是构造所谓的超晶格超晶格,周期性层状晶体由两种材料组成。 
在这种情况下,它是硅和硅锗。 
研究人员制作了19层超晶格,但机械应力和电容导致使用了许多不合理的层。 
在生长适当数量的层之后,我们使用选择性化学物质蚀刻,该化学物质蚀刻硅锗而对硅没有任何影响,仅留下硅纳米片作为源极和漏极之间的桥。 
这实际上不是一个新想法; 20年前,法国电信和意法半导体的工程师在实验性的硅上晶体管上使用了相同的结构。
方法。 
他们试图通过在晶体管通道区域下面嵌入一层空气来限制短沟道效应。  
一旦你建立了硅纳米片通道区域,你需要填补空白首先用电介质封闭沟道,然后用金属形成栅极叠层。 
这两个步骤都是通过一种称为原子层沉积的工艺来完成的,该工艺在十多年前被引入半导体制造业。 
在此过程中,气态化学物质被吸附到芯片的暴露表面上,甚至是纳米片的下侧,以形成单层。然后加入第二种化学物质与第一种化学物质反应,留下所需物质的原子层,例如介电铪 - 二氧化物。 
这个过程非常精确,因此可以将沉积材料的厚度控制在一个原子水平。  
纳米片设计的一个令人震惊的事情是,它可能会扩展摩尔定律,但它仍然必须面对热问题。  
每个技术节点的晶体管密度仍在增加。 
但IC可以合理地消除热量。 
在过去十年中,功率密度保持在约100瓦每平方厘米的水平。 
芯片制造商也在尽最大努力避免超出这个基本限制。 
例如,为了保持低温,时钟频率不超过4Gh。 
这也是处理器行业向多核设计的转变,其中几个较慢的处理器内核与单个快速处理器内核完成相同的工作,同时产生的热量更少。 
如果我们希望能够再次提高时钟速度,我们需要一个比硅本身更有效的晶体管。  
一种可能的解决方案是将新材料引入通道区域,例如锗或其他半导体,例如由元素周期表第III和V列元素组成的砷化镓。 
在这些半导体中,电子的移动速度可以快10倍以上,因此由这些材料制成的晶体管可以更快地切换。 
更重要的是,由于电子移动得更快,您可以在更低的电压下操作设备,提高能源效率并减少热量产生。   \\ n \\ n \\ n \\ ## 2012年,受到研究的启发早期的纳米线晶体管和超晶格结构,我们使用铟镓铟的III-V半导体制造了一些三纳米器件。 
结果好于预期。 
纳米片晶体管允许每微米沟道宽度为9,000微安的电流。 
这比现有的最佳平面InGaAs MOSFET好大约三倍。 
如果制造工艺得到进一步改善,器件性能仍远低于此类晶体管可提供的极限。 
通过堆叠更多纳米片,我们可以将性能提高10倍或更多。 
位于加利福尼亚州马里布的HRL实验室的研究人员正在研究数十种纳米片的堆叠,以开发GaN功率器件。  
并且InGaAs不是未来纳米片晶体管的唯一选择。 
研究人员仍在探索
其他具有高迁移率电荷载流子的半导体,如锗,砷化铟和锑化镓。 
例如,新加坡国立大学的研究人员最近使用由砷化铟制成的n型晶体管和由锑化镓制成的p型晶体管的组合构建了完整的CMOS IC。 
此外,还有一个更简单的解决方案,就是使用锑焓,因为电子和通过它的正电荷载体的速率非常快。 
但是,仍然存在一些制造工艺和可靠性问题。 
因此,业界可能首先使用硅锗作为沟道材料。  
总而言之,堆叠纳米片似乎是构建未来晶体管的最佳方式。 
芯片制造商已经对这项技术充满信心,可以在不久的将来将其列入路线图。 
随着高迁移率半导体材料的整合,纳米片晶体管对于未来任何人都可以预见的非常好。
 

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